1樓：丿年shao輕狂丶
ttl與門與非門通過大電阻（大於等於1千歐）接地相當於高電平，通過小電阻接地相當於低電平。
2樓：匿名使用者
這就是乙個與非門電路 輸入端有乙個接地 則輸出為1高電平 這是最基本的等效
3樓：匿名使用者
乙個三輸入ttl或非門,有兩個輸入端分別接 a和b，另乙個輸入端經10k 電阻接地。
那麼該或非門的輸出將由a、b的電平決定。只有a、b都是低電平時，輸出才為1。否則，輸出為0。
4樓：匿名使用者
與非門電路的邏輯關係的特點：只有當全部輸入端都處於高電平時，輸出端回才呈現低電平；只要有一答個輸入端處於低電平，輸出端就輸出高電平。
與非門電路輸入端是高阻抗的，將剩餘輸入端懸空處置，容易被外界的感應電荷源，可能在輸入端迅速積累電荷而建立起相當高的電壓，從而使輸入端呈現高電平。
ttl與非門和cmos與非門
5樓：匿名使用者
ttl門接高阻時表示高電平，輸入懸空的話相當於接入高阻，也表示高電平。
ttl電路是電流控制器件，而coms電路是電壓控制器件。
所以對cmos電路來說來說，輸入要接明確的電平，否則很容易產生混亂，因為mos管的輸入電阻本來就很大。
6樓：匿名使用者
它們的輸入端均是一端接
高電平，ttl的另一端通過乙個10k的電阻接地，這個10k電阻使得輸入端電壓大於1.2v，也就是輸入為高電平，因為ttl是電流驅動器件，輸入端內部有上拉電阻。將10k減小到1k，輸入就應為低電平了。
cmos是電壓驅動器件，10k電阻接地就使得cmos輸入為低電平，所以cmos與非門輸出為高電平。
數位電路判斷ttl閘電路和cmos閘電路的輸出邏輯狀態
7樓：lao乾媽
(一)ttl高電平
3.6~5v，低電平0v~2.4v
cmos電平vcc可達到12v
cmos電路輸出高電平約為0.9vcc，而輸出低電平約為
0.1vcc。
cmos電路不使用的輸入端不能懸空，會造成邏輯混亂。
ttl電路不使用的輸入端懸空為高電平
另外，cmos積體電路電源電壓可以在較大範圍內變化，因而對電源的要求不像ttl積體電路那樣嚴格。
用ttl電平他們就可以相容
(二)ttl電平是5v，cmos電平一般是12v。
因為ttl電路電源電壓是5v，cmos電路電源電壓一般是12v。
5v的電平不能觸發cmos電路，12v的電平會損壞ttl電路，因此不能互相相容匹配。
cmos是場效電晶體構成，ttl為雙極電晶體構成
coms的邏輯電平範圍比較大（5～15v），ttl只能在5v下工作
cmos的高低電平之間相差比較大、抗干擾性強，ttl則相差小，抗干擾能力差
cmos功耗很小，ttl功耗較大（1～5ma/門）
cmos的工作頻率較ttl略低，但是高速cmos速度與ttl差不多相當。
功耗ttl閘電路的空載功耗與cmos門的靜態功耗相比，是較大的，約為數十毫瓦（mw）而後者僅約為幾十納(10-9)瓦；在輸出電位發生跳變時（由低到高或由高到低）,ttl和cmos閘電路都會產生數值較大的尖峰電流，引起較大的動態功耗。
8樓：匿名使用者
第一題 與非門，乙個輸入端恆等於0，所以y=1；
第二題，或非門，乙個輸入端恆等於0，因此，相當於非門，y=輸入v的反；
第三題，異或門，乙個輸入端恒等與高電平，因此，v=1時，y=0;v=0時，y=1，類似乙個非門y=/v；
第四題，左上門為與門，左下門為與門輸入均為0低電平，故左下門恆輸出0低電平，右側門為或非門，因此，y=vcc*vil=vil的非，總的邏輯關係是乙個非門，y=/vil。
第五題，左側兩個門均為與非門，vdd相當於1，因此，左側上門輸出恆等於0，低電平，所以，該電路總的邏輯關係不受左下門影響了，故，y=0低電平
9樓：匿名使用者
ttl閘電路的輸入端懸空時相當於高電平輸入輸入端接有電阻時其電阻阻值大於1.4k時該端也相當於高電平電阻值小於0.8k時該端才是低電平。
而cmos邏輯閘電路輸入端不管是接大電阻還是接小電阻該端都相當於低電平即地電位。按照這個原則判斷很清晰了
ttl同或門輸入端通過100k歐電阻接地，相當於高電平還是低電平？
10樓：匿名使用者
ttl同或門輸入端通過100k歐電阻接地，輸入端輸入相當於高電平。
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