1樓：小溪
一般多個與非門或非門的輸出端不能併聯使用，因為一旦輸出有高、有低，輸出「1」的輸出電流就會"灌入"輸出「0」埠，造成出「1」的「短路」，出「0」的「灌電流過大」。
oc門（集電極開路閘電路）電路只要偏置適當的上拉電阻，輸出端可以併聯使用，這叫「線與」。
1，為什麼與非門，或非門的輸出端不能併聯使用
2樓：曹廣連
如果是與非門，或非門輸入端a/b都併聯使用可以輸出併聯工作，因為輸入、輸出狀態相同可以增大負載能力，否則輸入邏輯不同輸出端高低電平不同要導致輸出短路，是不允許的。
請教幾個數位電路實驗的問題
3樓：匿名使用者
1樓的回答大部分是正確的，只有2點錯誤。
其一：異或門作為非門用，不用的輸入端接1。因為異或邏輯關係是：相同為0，不同為1。
其二：ttl門的輸入端在懸空時相當於接1電平，你仔細分析一下與非門的典型電路就能得出上述結論。
如果採納為最佳答案的話，希望一樓的能修改一下，以免誤導別人。別的回答都很好。
4樓：匿名使用者
1.與非門不用的埠接1，或非門不用的埠接0，異或門作為非門用，不用的輸入端也接0。
2.ttl門的輸入端在懸空時理論上為0電平，因為ttl門內部是靠電晶體工作的，輸入埠需要吸入一定的電流才能發生動作，而懸空則沒有電流流入，因此輸入邏輯即為0，但嚴格的做法是不用的輸入引腳應該接上乙個確定的電平，為了防止串入的干擾造成錯誤邏輯動作。
3.除了0c門，其它的閘電路輸出端並接，都會發生「搶線」的情況，oc門是集電極開路輸出結構，沒有上拉能力，靠外部接上拉電阻實現邏輯1，所以不會搶線，只會線與，兩個門輸出端相併聯，只要乙個門輸出端為0，則併聯輸出線即為0；而普通門是強推挽輸出結構，如果兩個門的輸出狀態不同，乙個是1乙個是0，就會造成電源短路，或燒毀閘電路。
4.cmos門內部是靠場效電晶體工作的，場效電晶體的輸入阻抗很高，幾乎沒有吸入電流，懸空的話，即使乙個能量很微小的干擾都會將其觸發，所以不用的輸入埠必須接上確定的電平，邏輯和ttl的一樣，與非門不用的埠接1。
多個ttl與非門的輸出端直接相連會產生什麼後果,是什麼原因啊?
5樓：自我守護
ttl與非門輸出端併聯後出現的問題
在實際應用與非門時，某些場合希望能將多個門的輸出端連在同一根導線上。在數字系統中，稱公共導線為匯流排（bus）,為傳輸各門資訊的公共通道。但是對於推拉輸出的ttl與非門，當各個門的輸出不是相同的邏輯狀態時不能這樣使用。
有兩個推拉輸出的ttl與非門，若在乙個門輸出為高電平（即該門關門），另乙個門輸出為低電平（即該門開門）時將多個個ttl與非門的輸出端直接相連。由於在具有推拉式輸出級的電路中，無論輸出是高電平還是低電平，輸出電阻都很小，輸出端並接後將有很大的電流i同時流過兩個門的輸出級，該電流遠遠超過了與非門的正常工作電流，足以使v3、v4 過載而損壞，更為嚴重的是併聯後的輸出電壓既非邏輯1亦非邏輯0，這種不確定狀態是不允許出現的。因此，推拉輸出的ttl與非門輸出端是不允許併聯使用的。
避開低阻通路，把輸出級改為集電極開路的結構就可以解決推拉輸出的ttl與非門的輸出不允許接至同一匯流排上的問題
與非門或非門的邏輯符號怎麼寫,與非門或非門異或門同或門的邏輯表示式和邏輯符號怎麼寫？
寫出下圖的邏輯表示式。三 用代數法將下列函式化簡為最簡與或表示式。9與非門 或非門 異或門 同或門 與或非門 oc或od 三態門 2 略略略略略 與非門 或非門 異或門 同或門的邏輯表示式和邏輯符號怎麼寫？與非門邏輯表示式 y a b a b 邏輯符號 或非門有3種邏輯符號，包括 形狀特徵型符號 a...
TTL與非門的多於餘輸入端懸空時,該邏輯等效於什麼電平 多餘
ttl與非門的多於復餘輸入 端制懸空時,該邏輯等效於高電平 多餘輸入端應懸空或接高電平。嗯 看到樓下的回答，補充一下 我沒有記錯，ttl懸空等效於高電平，cmos不允許懸空。ttl可以懸空，懸空可能出現不正常情況的那是cmos電路 相當於高電平 我記得可以不做處理，如果是cmos的話就不能懸空，tt...
與非門輸入端的小圓圈是什麼意思,數位電路中，與非門的輸入端的小圓圈表示什麼意思？
取反的意思，比如接的是邏輯1，進去之後就程式設計邏輯0 了。數位電路中，與非門的輸入端的小圓圈表示什麼意思？小圓圈表示低電平有效,而邏輯符號的意義不變。在中規模器件中經常見到這樣的表示法，如觸發器 計數器的控制端。像常用的74ls138解碼器有三個片選端，其中乙個是高電平有效，兩個是低電平有效,三者...