設計電路,怎麼做

2021-03-04 08:54:36 字數 2201 閱讀 3036

1樓:匿名使用者

積體電路設計的流程一般先要進行軟硬體劃分,將設計基本分為兩部分:晶元硬體設計和軟體協同設計。晶元硬體設計包括:

1.功能設計階段。

設計人員產品的應用場合,設定一些諸如功能、操作速度、介面規格、環

境溫度及消耗功率等規格,以做為將來電路設計時的依據。更可進一步規劃軟

件模組及硬體模組該如何劃分,哪些功能該整合於soc 內,哪些功能可以設

計在電路板上。

2.設計描述和行為級驗證

能設計完成後,可以依據功能將soc 劃分為若干功能模組,並決定實現

這些功能將要使用的ip 核。此階段將接影響了soc 內部的架構及各模組間互

動的訊號,及未來產品的可靠性。

決定模組之後,可以用vhdl 或verilog 等硬體描述語言實現各模組的設

計。接著,利用vhdl 或verilog 的電路**器,對設計進行功能驗證(function

simulation,或行為驗證 behavioral simulation)。

注意,這種功能**沒有考慮電路實際的延遲,但無法獲得精確的結果。

3.邏輯綜合

確定設計描述正確後,可以使用邏輯綜合工具(synthesizer)進行綜合。

綜合過程中,需要選擇適當的邏輯器件庫(logic cell library),作為合成邏輯

電路時的參考依據。

硬體語言設計描述檔案的編寫風格是決定綜合工具執行效率的乙個重要

因素。事實上,綜合工具支援的hdl 語法均是有限的,一些過於抽象的語法

只適於做為系統評估時的**模型,而不能被綜合工具接受。

邏輯綜合得到門級網表。

4.門級驗證(gate-level ***list verification)

門級功能驗證是暫存器傳輸級驗證。主要的工作是要確認經綜合後的電路

是否符合功能需求,該工作一般利用閘電路級驗證工具完成。

注意,此階段**需要考慮閘電路的延遲。

5.布局和佈線

布局指將設計好的功能模組合理地安排在晶元上,規劃好它們的位置。布

線則指完成各模組之間互連的連線。

注意,各模組之間的連線通常比較長,因此,產生的延遲會嚴重影響soc

的效能,尤其在0.25 微公尺製程以上,這種現象更為顯著。

目前,這乙個行業仍然是中國的空缺,開設積體電路設計與整合系統專業的大學還比較少,其中師資較好的學校有 上海交通大學,哈爾濱工業大學,西安電子科技大學,電子科技大學,哈爾濱理工大學,復旦大學,華東師範大學等。

模擬積體電路設計的一般過程:

1.電路設計

依據電路功能完成電路的設計。

2.前**

電路功能的**,包括功耗,電流,電壓,溫度,壓擺幅,輸入輸出特性等引數的**。

3.版圖設計(layout)

依據所設計的電路畫版圖。一般使用cadence軟體。

4.後**

對所畫的版圖進行**,並與前**比較,若達不到要求需修改或重新設計版圖。

5.後續處理

將版**件生成gdsii檔案交予foundry流片。

想要做乙個led燈,10個led(3.5v) 電源5v左右,要怎麼設計電路???要附上圖哦!!!!

2樓:匿名使用者

較簡單的電bai路是每個duled串一限流電阻(同時起均zhi

流作用),然後併聯dao

起來,加上5v電源,即版可工作。限流權電阻根據設計的電流來計算,假如設計電流是10ma,那麼電阻約取150歐姆。這樣設計每個led電流比較均勻。

如果10個led先併聯起來在串聯1個電阻,那麼每個led引數(正向壓降)的差異會導致led電流差異較大,容易損壞led.

3樓:漂流暗裡著迷

可行的方案bai

是將10個led併聯

du,按照下圖連線電路即可。zhi

你也許會問,dao圖中電阻r阻值怎版麼計算?

回答是:由於led的工作電

權壓是3.5v,電源供電電壓為5v,根據下面的公式計算出分壓電阻的阻值:

r=(5-3.5)/10*i

i為單個led的工作電流,單位為ma,計算出的電阻值r為k歐姆,功率0.5w。圖中電阻標註為7.5ω,是按照單個led電流20ma計算得出的。。

4樓:匿名使用者

不用那麼複雜,用併聯電路就得了。因為併聯電路電壓處處相等。 串聯電路電流處處相等。

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