我的verilog程式出現錯誤,請高手幫幫忙

2022-01-15 02:27:52 字數 2238 閱讀 1530

1樓:曉夢依稀

是不是q前面沒有定義啊?就是沒有規定q究竟是在哪個功能模組裡,起到什麼作用。你再查一下程式,看看有沒有漏掉什麼

2樓:手機使用者

字面意思是輸出變數q必須連線到線網型的。

通常是你在程式中既給q直接賦值了,如q =。。。;q <=...但又沒有把它寫在assign語句裡。

這是初學者常出現的問題。多編程式設計就好了。把那句話從always(一般是)裡拿出來,寫在assign語句裡就好。

並output wire q;

3樓:匿名使用者

可能是你的輸出埠沒有連線好,或是埠間定義衝突!

verilog程式設計問題,請高手解答疑惑,我的程式**出現了錯誤?

4樓:幻劍生

end後面不能加分號,always不能巢狀。還有提問的話最好把錯誤提示貼上來

請高手幫我看看我verilog程式**出錯了?

5樓:匿名使用者

我用的ise 11.5 可以編譯通過,沒有問題,有一個警告,把的大括號刪掉,mux_blk刪掉,警告就消失了。 你可以把錯誤資訊貼出來大家看看,要不沒辦法查。

如果是綜合工具的問題,建議換一個綜合工具。

我有一端verilog截位程式不太明白,請高手幫忙指點一下!(著急) 100

6樓:匿名使用者

程式本身不難,就看它要實現的意義了,reset就不解釋了

如果din[30]=1,dout=din[30:15]+din[14]

否則,dout=0111 1111 1111 1111

7樓:匿名使用者

該**有問題,應該改為

dout_tmp = + din[15];

通過dout_tmp[16:15]全

0 和 全1 判斷是否溢位,如內果全0 和 全1,表示無溢位,直接輸出容dout_tmp[15:0]

否則有溢位,則根據 符號位 判斷正數溢位還是負數溢位如果正數溢位,則低位全1

如果負數溢位,則低位全0

即可 。

編寫verilog程式出現如下錯誤,應如何解決,謝謝!

8樓:我是秋毒

你是不是在多個always塊內對那幾個變數賦值了

verilog hdl語言在q2上編譯的一個錯誤,有沒有高手幫忙解決下!!

9樓:金絲果脯

最好能把程式相關部分寫上 方便分析,sxmman回答的是可能出現問題的原因

10樓:匿名使用者

error: net is fed by "regulator1:c1|day[0]"

error: net is fed by "calendar:c2| anonymous_port_6"

同時被這2個埠驅動,你看看calendar是不是連線到輸出埠上了。

請教下verilog設計高手,我編寫的頂層呼叫模組程式分析成功後也能產生模組,但是編譯時卻有錯誤:error (12

11樓:匿名使用者

建議換呼叫方式的語法,

很可能是img_rom u3(d1[13:0],inclk0,b1,q);的順序有問題,

推測應該為img_rom u3(inclk0, b1, d1[13:0], q);;

建議(舉例)

img_rom

u3(.clk(inclk0),

.wr_en(b1),

.data_in(d1),

.data_out(q)

);以同樣的方式進行模組呼叫就不會出錯了。

12樓:風雷小草

字面上意思是說重複宣告瞭“show”實體,你自己檢查一下看是不是。

一個有task的verilog小程式,高手幫看看語法錯誤。

13樓:匿名使用者

task裡面不能有always語句的,呵呵,看來是初學者吖,多看看書。

14樓:匿名使用者

你呼叫task也有問題吧!

15樓:百度網友

還是通過編譯器吧,這要看到猴年馬月。