1樓：匿名使用者
wire [n:0] a；中a[0]是最低位
wire [0:n] a; 中a[0]是最高位
表示順序不同而已
verilog裡面,變數wire[7,0]a；跟wire[8,1]a；第二個數字是什麼意思？ 是一樣的嗎？為什麼有這樣的表示？
2樓：匿名使用者
首先要指出的是wire[7,0]a和wire[8,1]a這樣的表達在verilog中是錯誤的，應該寫成wire[7:0]a和wire[8:1]a
wire[7:0]a表示定義了乙個wire型資料，該資料由8位的二進位製數組成，該資料的
第1位表示為wire[7]
第2位表示為wire[6]
. .
. .
. .
第8位表示為wire[0]
這樣，你在程式中就不能出現像wire[8]這樣的表達同理wire[8:1]a表示定義了乙個wire型資料，該資料由8位的二進位製數組成，該資料的
第1位表示為wire[8]
第2位表示為wire[7]
. .
. .
. .
第8位表示為wire[1]
這樣，你在程式中就不能出現像wire[0]這樣的表達希望我能幫助到你。
——medied.lee
verilog中wire一般什麼時候應用?
3樓：光環國際
有幾種情況變數需要定義成wire：
第一：assign 語句
例如：reg a,b;
wire and_result;
...assign and_result =a&&b;
你可以試試把wire定義成reg。
綜合器會報錯。
第二：元件例化時候的輸出必須用wire
例如：wire dout;
ram u_ram
(....out(dout)
...);
wire按照國外教材上面的定義：
wire為無邏輯連線。只做連線，wire本身是不帶邏輯性的，所以輸入什麼輸出就是什麼。所以你嘗試著用always語句對wire變數賦值。綜合器就會報錯。
那麼你可能會問。assign c
=a&&b不是就是對wire的賦值嗎?其實並非如此。綜合器綜合時將a&&b綜合成ab經過乙個與門。而c只是連線到與門輸出的線。正真綜合出與門的是&&。而不是c。
4樓：
wire就是導線啊. verilog中有顯性定義和隱性定義的區別. 好比protel裡畫電路, 有些導線上你標了d0, d1, ...
有些導線你沒標, 自動賦了n03781096, 不宣告不等於它不需要或不存在, 事實上大量存在. 在verilog裡面, 你可以用wire 宣告特定的導線名稱, 多用於testbench互聯(即無寄存的直連). 我以前用它(alias)做倒序轉化後賦值給一組reg, 可以精簡**.
5樓：手機使用者
要在always模組裡賦值，必須是暫存器變數。要用assign賦值，必須是wire型。output自動就是wire型。不知道說清楚了麼
6樓：手機使用者
輸出變數如果沒有特別宣告，預設是wire型；
下列語句中為命題的是,請問下列語句中，是命題的是
判斷事物的句子叫做命題。正確的命題叫真命題，錯誤的名題叫假命題。所以第四句是命題。最後一句為命題，命題首先為陳述句，然後要能夠判斷真假 請問下列語句中，是命題的是 命題，定理1 命題的概念 判斷一件事情的語句，叫做命題。命題的概念包括兩層含義 1 命題必須是個完整的句子 2 這個句子必須對某件事情做...
下面的日語句子具體什麼意思,請問下面的日語句子是什麼意思
有什麼上進心或迫切心呀的，這些都不是，而是那種不這樣的話就上不了學的那種強制 感 下面的日語句子具體什麼意思？生鮮 1本 最高値 青森県大間產 史上2番目 重 405 本 新鮮的一條金槍魚的最 錢是，青森県叫大間這個地方產的有史以來第二重量405公斤的黑金槍魚。下面的日語句子具體什麼意思？機翻 我可...
請問下python中的工廠函式和內建函式他們兩個
定義不同啊。內建函式應該是不需要import就可以使用的函式。工廠不是個函式，是個類。工廠類這要從 設計模式 說起，工廠模式。但是用起來，至少在python中，工廠模式的函式或者是類，與原來的用法沒有什麼區別。只是對於程式設計師來說，擴充套件更容易些。目前就沒有感覺差別。這些 基本 內建 之類的名詞...